是德科技(Keysight Technologies)日前宣布推出Chiplet PHY Designer，为该公司高速数位设计与模拟工具系列的最新成员，提供晶粒间(D2D)互连模拟功能，可对业界称为小晶片(Chiplet)之异质和3D积体电路(IC)设计的效能进行全面验证。新的电子设计自动化(EDA)工具提供深度建模和模拟功能，让小晶片设计人员能够快速准确地验证其设计是否符合通用小晶片互连(UCIe)标准的规格。
UCIe已成为半导体产业最重要的小晶片互连规格。这个开放标准定义了先进2.5D或3D封装中小晶片的互连方式。许多顶尖的半导体设备和EDA工具供应商，以及晶圆厂和小晶片设计工程师，都已开始支援或采用UCIe标准。当更多设计人员使用此互连标准，来确保其小晶片的效能符合规格，业界便可建立一个致力於实现小晶片互通性和商业化的广泛生态系统。
过去数十年间，是德科技EDA研发团队一直投入於对符合产业规格的高速数位介面进行建模和模拟。举例而言，ADS Memory Designer软体具备IBIS-AMI建模功能，可提供包含GDDR7、DDR5、LPDDR5和HBM3等完善的记忆体介面。其严格且真正的JEDEC相符性测试解决方案，使用与Keysight Infinium示波器系列相同的测试演算法，可处理100多个测试ID。
Chiplet PHY Designer实体层模拟器的主要特色包括：
．支援UCIe实体层标准，自动解析信号然後根据标准惯例进行命名、透过封装互连在多个晶粒间自动连接、标准所驱动的模拟设定，例如速度等级，以及透过专用的探针元件进行直觉性的量测设定。
．电压转移函数(VTF)量测，可精确计算VTF以确保符合UCIe规格要求，可分析低至1e-27或1e-32位准的系统误码率(BER)。可量测眼图高度、眼图宽度、时脉偏差、遮罩边限和BER轮廓。
．可分析前向时脉(forwarded clocking)，以便准确地撷取非同步时脉特性。
是德科技EDA事业群副总裁暨总经理Niels Faché表示，该公司的高速数位模拟团队深知SerDes实体层所带来的左移(Shift Left)挑战。现在，他们将这些多年经验应用於小晶片领域，成功将是德科技基於标准的模拟策略推展到UCIe。互连建模对於系统设计和效能至关重要。Chiplet PHY Designer可在设计周期的早期，从一个D2D实体层，透过互连通道连到另一个D2D实体层，来加速验证小晶片子系统。它可协助3D IC设计工程师解决关键的互连效能问题，并改善预测性虚拟原型设计，让业者能够抢占市场先机。